在设计自动化领域，准确的寄存器传输级（RTL）时序预测一直是一个长期挑战。现有的基于图的方法面临接收域有限、高复杂度以及缺乏信号方向性等问题。为此，我们提出了RTL-Sequencer，这是一种新颖的基于序列的范式，通过广度优先遍历线性化逻辑锥，从而实现可扩展的RTL时序预测。
RTL-Sequencer采用现代线性序列模型，并通过四种协同技术进行定制：序列洗牌、双向建模、可微建模，以及混合图-序列架构。通过广泛的实验，RTL-Sequencer在早期时序优化方面表现出显著的改进，超越了当前最先进的基线方法。
博主点评： RTL-Sequencer展示了序列模型在RTL时序预测中的巨大潜力，通过创新的线性化方法解决了传统图模型的局限性，为设计自动化带来了新的思路。