数字电路的规模和复杂度快速提升，传统的电子设计自动化（EDA）流程已难以满足高效迭代的需求。近年来，大语言模型（LLM）在软件开发中的成功激发了将其迁移到硬件描述语言（HDL）生成的设想，但针对 VHDL 的系统研究仍然稀缺。本文围绕 AI 辅助数字电路设计展开，构建了 VHDLBench 数据集，收录了超过 18,500 条经语法校验的 VHDL 示例，来源于开源仓库并包括从 Verilog 转换得到的设计。
在模型层面，选取了五种 7B 参数规模的 LLM，采用参数高效的 QLoRA 方法进行微调，使模型能够在资源受限的环境中部署。为客观评估模型生成能力，设计了三层验证流水线：
- 语法与综合检查，确保生成代码能够通过 VHDL 编译器并完成综合；
- 功能仿真，使用测试基准对生成的设计进行行为验证；
- FPGA 原型验证，在 Zynq SoC 上实现并运行生成的电路。
实验结果显示，微调后的模型在常见设计任务上可达 92% 的语法正确率和 73% 的功能准确率，其中 DeepSeek‑Coder 的提升最为显著。所有生成的设计均成功烧录至实际硬件，验证了模型不仅在语法层面可用，更具备可操作性。
本文证明，结合领域专属数据和轻量化微调，LLM 能在生成式 EDA 工作流中发挥实质性作用，为未来硬件设计自动化提供了新的方向。 点评