自动宏布局是 VLSI 物理设计的核心难题，传统方法依赖手工代理目标（如估计线长），采用一次性数值优化，难以在统一循环中融合布局视觉、设计经验和下游物理反馈。
我们提出 PlaceReasoner-Beta，一个验证器引导的多智能体框架，将宏布局重新定义为闭环推理问题。视觉语言模型（VLM）规划器依据底图图像、宏规格和连通结构生成候选布局；几何验证器保证物理合法性并遵循专家放置原则；物理验证器利用早期实现反馈对候选进行细化；后路由优化器在最终 PPA 基础上进一步提升有前景的布局。
为了可复现评估，我们构建了 PlaceReasoner-Bench，完整的端到端基准，使用开源 RTL、EDA 工具和工艺库。基准包含 8 个设计、两种宽高比，共 16 任务，固定底图和 I/O 分配，方法仅在宏位置和方向上差异，评估采用路由后 PPA 与 DRC 而非预路由代理。
在所有方形任务上，PlaceReasoner-Beta 在保持 DRC 清洁的前提下实现最佳时序，1:1 宽高比下后路由 TNS 降低 61.2%，2:1 降低 53.0%，相较于传统基线有显著提升。尽管未显式优化线长，仍在多数设计上缩短路由线长，说明在物理反馈下对空间结构进行推理能够超越代理目标的端到端布局质量。
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